先探/鄭志全:新世代封測技術改變半導體生態

文/先探投資週刊

3D IC技術半導體產業的長遠發展指引一條新的道路。隨着行業內強而有力的競爭者一一跨足高階封測國內封測業正步入一個情勢高度不明朗的階段。

【文/鄭志全

封裝測試在半導體生態鏈當中向來是薄弱環節,昂貴的材料支出、機臺設備,經常壓得業者喘不過氣,以行業平均約一五~二五%毛利率,實難與IC設計晶圓代工相提並論。但奇特的是,目前全球半導體業都在積極備戰先進的封裝技術,追求IC封裝方式的變革,已經成爲一股新的潮流,可能爲高速行動裝置的發展帶來新的契機

在去年第三季臺積電的法說會上,董事長張忠謀發表了一個名爲「COWOS」(Chip on Wafer on Substrate)的全新商業模式,未來將提供3D晶片從晶圓製造到封裝測試的整合服務,臺積電此一舉動,等於宣示跨入高階封測領域

3D IC崛起

臺積電站出來獨力發展封測技術,主要爲了因應來自客戶的高階製程需求,也讓國內的晶圓代工和封測業,從合作伙伴變成既競爭又合作的關係;將前後段製程一手包的策略,改變了多年來臺灣半導體產業專業代工的生產模式。

系統級封裝(SiP;System in Package)則是目前許多消費電子產品普遍使用的封裝方式,在3G手機世代獲得廣泛應用。SiP主要是將多個晶片或封裝元件安裝在基板上,透過基板讓多個晶片封裝體合而爲一,來達到縮小體積目的

如果在一個SiP的頂部疊上另一個SiP,則稱爲PoP層疊封裝(Package on Package)。SiP或PoP封裝技術滿足了電子產品微型化、多功能和低成本的需求,但是在速度、頻寬上有其極限,而且各個晶片都有獨立的電源需求,不易省電。

SoC與SiP各有所長,在並行發展多年之後,因爲行動裝置的快速流行,正遭遇新的挑戰。目前全球半導體業開始轉向以IC堆疊的方式,來發展體積更小、效能更加全面的整合型晶片。擺脫過去二維的設計模式,3D IC指引了一條新的發展道路,未來晶片的設計、製造將朝縱向發展,並且依賴更先進的封裝技術來達成。

超越摩爾定律

爲了符合快速、高效、輕薄、省電等需求,3D IC一直被業界寄予厚望,特別是4G通訊時代追求更快速的資料傳輸運算處理速度,而以現行採用PoP技術整合記憶體邏輯IC的方式,頻寬可能不足。因此記憶體與邏輯IC的3D堆疊製程,被視爲未來半導體的殺手級應用。

但是邏輯IC的堆疊製程,發展不如記憶體來得順利,存在許多技術上的困難。臺積電資深研發副總尚義認爲,在記憶體領域因爲技術上較容易克服,預計明年就會看到3D IC的樣品問世,但邏輯IC恐怕五年內都很難看到真正的3D應用。

至於臺積電的「COWOS」技術平臺,是在晶片和基板中間插入矽中介層的「2.5D」封裝技術。目前包括賽靈思、超微、輝達、高通德州儀器、Marvell、Altera等客戶,已經積極朝2.5D的設計方向發展,而臺積電的COWOS封裝技術導入二八奈米制程後,預計在明年會見到初步成效,二○一四年高階封測業務可望放量。

客戶結構決定營運強弱

但近年來不斷有專家學者提出預警,未來矽技術的物理特性將逐漸逼近極限,隨着電晶體的數量越來越多,高溫和泄漏的問題隨之而來,屆時摩爾定律也走到了盡頭。此外,隨着先進製程推進到二○奈米以下,未來晶片生產的製程費用也會貴得嚇人,難以協助業者達到商品化的目的。

不過,消費者對於電子產品創新技術的追求,永遠是嚴苛的,目前半導體業界對於摩爾定律的延續,多半持正面看法。手機晶片大廠高通認爲,未來必須在技術面採用「More Moore」和「More than Moore」並行發展,除了依賴傳統的製程不斷微縮,還必須推動SiP和3D IC封裝技術的高度整合。爲了要超越摩爾定律,晶圓代工與封裝廠商必須協同設計、整合資源,形成一個虛擬的IDM廠。

臺積電的看法也相類似,認爲摩爾定律必須和3D IC技術相輔相成,持續朝體積小、省電等特性鑽研,那麼未來十年內製程微縮至七奈米或五奈米都不成問題。

先進技術各憑本事

矽品以往的營運策略較保守,以IC設計業爲主的客戶結構,在過去兩年經營十分辛苦,直到去年第四季正式拿下高通手機晶片訂單,纔開始積極擴張產能。今年矽品的資本支出爲一七五億元,年成長約六成,明後年支出可能更高,中高階封測相關的設備投資,會集中在PoP封裝、覆晶封裝等。預期今年來自高通的貢獻仍然微薄,明年中高階晶片的封測業務可望放量。

本文詳情及圖表請見《先探投資週刊》1683期或上http://weekly.invest.com.tw有更多精彩的當期內文轉載◎封面故事:工業電腦細水長流 不易虧錢◎焦點議題大倉久和飯店殺進中山一級戰區中港直擊:全球鋼鐵產業寒冬降臨◎房市春秋:豪宅不死 低調加溫◎期市真探:新跌勢還是盤底