英特爾押注全新堆疊叉片式晶體管技術，目標2nm

近日，網絡上的一項專利，暗示了這家芯片巨頭或藉助"堆疊叉片式"晶體管技術來延續摩爾定律，並且用於2nm及以下先進製程的半導體工藝上。

該專利全稱"堆疊叉片式晶體管（stacked forksheet transistors）"技術。該專利並沒有提供太多的細節，而且英特爾也沒有提供PPA（功率性能面積）的改進數據作爲參考。

根據英特爾方面的介紹，"這項專利描述了納米帶晶體管和鍺薄膜的使用，後者將充當電介質隔離牆，在每個垂直堆疊的晶體管層中重複，最終取決於有多少個晶體管被相互堆疊在一起。這種新的晶體管設計最終可以實現3D和垂直堆疊的CMOS架構，與目前最先進的三柵極晶體管相比，該架構允許增加晶體管的數量。"

簡單來說，這全新的結構目的是爲了進一步縮小晶體管，同時在半導體堆疊時將特徵尺寸最小化。在新的結構下，PMOS和NMOS這兩種晶體管將更緊密地封裝到一起，而不會影響它們的運行。如果一切順利，基礎CMOS器件的佔地面積至少減半，從而讓集成電路的密度輕鬆翻倍。但正如前面所說，由於沒有提供更多細節，這種新結構在製造複雜性上將面臨很大的挑戰。

近些年，面對AMD等競品的挑戰，英特爾方面也開始大動作不斷，先是推出口碑較好的12代Alder Lake處理器，緊接着又宣佈重回芯片製造領域。此次推出新專利也是意圖在芯片代工領域有所收穫。

除了英特爾以外，臺積電與三星已經在2nm工藝有所進展，兩家芯片巨頭均希望使用nanosheet/nanowire（納米片/納米線）晶體管結構取代目前主流的FinFET工藝。從晶體管模型來看，英特爾的結構似乎可以容納更多的晶體管，但設計思路上其實大同小異——將半導體材料像積木一樣堆疊起來。

但並不是所有的專利都能夠成爲實際的產品或製造技術，目前來看，英特爾這項專利想實現的難度還是過大。