蔣尚義：集成小晶片已成趨勢 先進封裝技術可突破製程瓶頸

蔣尚義7日在東京以「從積體電路到集成小晶片」爲主題發表演講。（圖／本報檔案照）

曾長期在兩岸晶片製造業界擔任多項重要職務的半導體企業家蔣尚義日昨在日本發表主題演講時表示，在半導體工業製程接近摩爾定律的物理極限後，以積體電路集成的小晶片（Chiplet）將成爲發展趨勢，它將成爲後摩爾時代（post Moore’s Era）的主要科技潮流之一。

據《芯智訊》報導，去年底出任鴻海蔣尚義任鴻海半導體策略長的蔣尚義7日出席鴻海旗下夏普（Sharp）公司在東京舉行半導體科技日活動，並以「從積體電路到集成小晶片」（From Integrated Circuits to Integrated Chiplets）爲主題發表演講。

蔣尚義在演講中指出，當半導體制製程進入2nm階段，已經接近摩爾定律的物理極限。使用4nm以下的半導體先進技術節點的成本已非常高昂，開發4nm以下先進制製程需要20億美元的研發資金，要銷售超過100億美元金額規模的產品，纔有機會回本。

他說，目前電子產品高度依賴先進晶片製程技術，物聯網（IoT）和人工智慧物聯網（AIoT）時代帶動電子產品應用多元化，既有半導體生態系無法應對多元化且需要彈性設計的物聯網和人工智慧物聯網應用。

蔣尚義表示，過去半導體技術進展，把多顆晶片整合成系統單晶片（SoC）視爲趨勢，在IoT和AIoT時代，半導體技術趨勢朝向把單晶片功能定製化，分割成不同功能的小晶片（chiplet），以應對多元化功能設計需求。

他指出，從系統設計來看，各種硬體功能可以分割成小晶片，各種小晶片可通過不同的技術節點製造，甚至使用非矽材料以應對低成本和性能需求，各種小晶片可進一步整合滿足定製化的系統功能。

蔣尚義表示，集成小晶片將是後摩爾時代的主要科技潮流之一，臺積電推出的CoWoS（Chip on Wafer on Substrate）先進封裝技術，可以助力突破半導體先進製程技術的瓶頸。異質整合（heterogeneous Integration）的小晶片技術，可將多樣化的小晶片整合在一個平臺上，強化系統性能和降低功耗，並通過先進封裝，各種小晶片可密集聯繫，達到整體系統性能優化。

他總結說，集成小晶片的模組化設計趨勢可提供更具彈性、設計規模以及革新能力，讓半導體設計定製化更簡單而便宜，讓不同的材料和不同世代技術，透過異質整合達到更好的性能並降低成本。