臺積電首次官宣A16製程工藝，還有N4C和NanoFlex等多項新技術

近日，臺積電（TSMC）舉辦了2024年北美技術論壇，揭示了其最新的製程技術、先進封裝技術、以及三維立體電路（3D IC）技術，憑藉這些先進的半導體技術來驅動下一代人工智能（AI）的創新。

其中臺積電首次公佈A16製程工藝，將結合納米片晶體管和背面供電解決方案，大幅度提升邏輯密度和能效。此外，臺積電還推出了系統級晶圓（TSMC-SoW）技術，帶來了革命性的晶圓級效能優勢，滿足了超大規模數據中心未來對人工智能應用的要求。這次臺積電公佈的新技術包括：

A16製程工藝 - A16將結合其超級電軌（Super Power Rail）架構和納米片晶體管，預計2026年量產。超級電軌架構也就是背面供電技術，以便在正面釋放出更多的佈局空間，提升邏輯密度和效能，適用於具有複雜訊號及密集供電網絡的高性能計算（HPC）產品。相比於N2P工藝，A16在相同工作電壓下速度快了8-10%，或者在相同速度下，功耗降低了15-20%，同時密度提升了1.1倍。

NanoFlex技術 - 即將推出的N2工藝將搭配NanoFlex技術，爲芯片設計人員提供了靈活的標準元件。這是芯片設計的基本構建模組，高度較低的元件能夠節省面積並擁有更高的功耗效率，而高度較高的元件則將效能最大化。客戶能夠在相同的設計區塊中優化高低元件組合，調整設計進而在應用的功耗、效能及面積之間取得最佳平衡。

N4C製程工藝 - N4C延續了N4P技術，晶體管成本降低8.5%且降低了門檻，預計2025年量產。由於與N4P相兼容，客戶可以輕鬆轉到N4C，晶體管尺寸縮小並提高了良品率，爲強調價值爲主的產品提供了具有成本效益的選擇。

系統級晶圓（TSMC-SoW） - 臺積電的CoWoS先進封裝是人工智能革命的關鍵推動技術，讓客戶能夠在單一中介層上並排放置更多的處理器核心及高頻寬記憶體（HBM）。臺積電提供的系統整合芯片（SoIC）已經成爲3D芯片堆疊的領先解決方案，越來越多的客戶更趨向採用CoWoS搭配SoIC及其他元件的做法，以實現最終的系統級封裝（System in Package, SiP）整合。

硅光子整合 - 臺積公司正在開發緊湊型通用光子引擎（COUPE）技術，其中使用了SoIC-X芯片堆疊技術將電子裸片堆疊在光子裸片之上，相較於傳統的堆疊方式，能夠爲兩者之間的介面提供最低的電阻及更高的能源效率。臺積電預計2025年完成小型插拔式連接器的COUPE驗證，2026年整合CoWoS先進封裝成爲共同封裝光學元件（Co-Packaged Optics, CPO），將光連結直接導入封裝中。

車用先進封裝 - 繼2023年推出支持車用客戶的N3AE製程後，臺積電憑藉整合先進芯片與封裝來持續滿足車用客戶對更高計算能力的需求，同時還要符合車規安全與品質要求。臺積電正在開發InFO-oS及CoWoS-R解決方案，以支持援先進駕駛輔助系統（ADAS）、車輛控制及中控電腦等應用，預計2025年第四季完成AEC-Q100第二級驗證。

臺積電表示，將爲客戶提供最完備的技術，從最先進的製造工藝到最廣泛的先進封裝組合等，以實現對人工智能的願景。